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anal2-verilog
2007年5月7日 星期一
ASM
成功*
最後一戰
今天兩手空空,就來應考了!第一個問題是我的ASM圖就錯誤了,之後商借到朋友的課本,才發現是因為圖上的模組名稱沒寫!
訂正之後,便開始口試了‧
陸陸續續的讓老師問了許多不會的題目,也請教了許多的同學‧
終於,通過了老師的口試‧
這是最後一次的題目是6*6的題目‧
大成功,開心!
2007年4月30日 星期一
刪掉for
發現把for迴圈刪掉後,在diagram視窗內會直接把答案出現在最後面!
大躍進
左上角的程式中是x/y跑出來之後的report視窗下,會出現error但結果仍然是正確的‧右邊的程式中我把x/y改成x*y,仍然會跑出結果,不過會出現ok而且結果也是正確無誤!
2007年4月8日 星期日
努力達成一個頭2個大
第一階段: 除法機 修改為 乘法機 之行為模式設計, Verilog 程式設計, 口試, 書面報告.
2007年3月19日 星期一
verilog
3:18完成
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李宜哲
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